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基于CPLDFPGA的HDLC协议控制器的实现 ——接收部分

  
编号:99-583530 | doc 格式 | 553.00K | 57 页
基于CPLD/FPGA的HDLC协议控制器的实现 ——接收部分

2.45万字 57页 原创作品,已通过查重系统


摘 要

高级数据链路控制是位于数据链路层的协议之一,广泛应用于数据通信领域,是保证数据信息可靠互通的重要技术。其工作方式范围广泛,是面向比特的数据链路控制协议的典型代表。
相比于ASIC的大规模、高集成度、高可靠性等优点,FPGA器件克服了普通ASIC设计周期长、投资大、灵活性差的缺点,逐步成为复杂数字硬件电路设计的理想首选。FPGA器件是一种大规模可编程逻辑器件,具有标准化的结构,而且以其低功耗、高速处理、高集成度、可无限次反复编程的特点受?#25509;?#25143;的推崇,此外,FPGA是原型设计最理想的平台,既可以缩短设计周期,又节省成本,实时性能可以预测和仿真,故本次设计选用FPGA器件实现HDLC协议控制器接收端功能。
本文主要是把通过广域网传输后接收到的HDLC数据帧还原成原来的数据包。通过将接收部分去除数据前后的标志“7e”、连续5个“1”后删1个“0”、CRC校验三个模块进行合理布局,建立一个接收部分的顶层文件,并将每一个功能模块建立平行的底层文件。底层文件建好后可以直接生成一个函数或框图,可以供顶层文件设计时直接调用,并在接收部分加接收的控制模块,使得系统准确高效的工作。


关键词:HDLC;数据链路层;FPGA;CRC


  
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